乗算器は、さまざまなデジタル信号処理やその他のアプリケーションで使用されます。現在の技術の進歩により、多くの研究者は、パフォーマンスを向上させるために、主に設計要素に集中してきました。設計目標には、高速、精度、低消費電力、レイアウトの規則性、面積の削減などがあります。DSPプロセッサには、次のようなさまざまな計算ブロックがあります。 マルチプレクサ、 加算器、 マック 。これらのブロックの操作と実行の速度は、以前のバージョンと比較して向上しています。乗算器の実行速度は、2つの要因に依存します。 半導体技術 、および乗算器アーキテクチャ。加算器はデジタルマルチプレクサの基本的な構成要素であり、一連の繰り返し加算を実行して、乗算器の動作を高速化するには、加算器の動作速度を上げる必要があります。重要な遅延パスとプロセッサのパフォーマンスが乗算器にある多くのデジタル信号処理アプリケーションがあります。さまざまなタイプの乗算器がありますが、その中で4×4アレイ乗算器はこの記事で説明する高度なものです。
4×4アレイ乗算器の乗算スキーム
乗算方式には2つのタイプがあります
シリアル乗算（Shift-Add）： シリアル乗算演算は、部分積を見つけてから部分積を加算することで解決できます。実装は単純なアーキテクチャで原始的です
並列乗算： 並列積は並列乗算で同時に生成され、高性能マシン並列実装が適用され、レイテンシーが最小限に抑えられます。
乗算アルゴリズム
乗算プロセスには、3つの主要なステップがあります。
- 部分的な製品生成
- 部分的な製品の削減
- 最終追加。
一般的な乗算方法は、「加算およびシフト」アルゴリズムです。 Nビット乗算器の乗算アルゴリズムを以下に示します。
“ローパスフィルターの適用 ”
4行4倍の乗算
4 – by – 4 –乗算1
例-2
部分製品は、ANDゲートを使用して生成されます。
- 被乗数= Nビット
- 乗数= Mビット
- 部分積= N * M。
2つの8ビット数の乗算。16ビットの積を生成します。
足し算の方程式は
P（m + n）= A（m）。 B（n）= i = 0 m-1∑ j = 0n-1∑ ai bj 2i + j……。 1
A、B = 8ビット
掛け算のステップ
乗算の手順は次のとおりです
- 乗数のLSBが「1」の場合。次に、被乗数をアキュムレータに加算します。乗数ビットは1ビット右にシフトされ、被乗数ビットは1ビット左にシフトされます。
- 乗数のすべてのビットがゼロになったら停止します。
- 部分的な製品が連続して追加される場合、使用されるハードウェアは少なくなります。並列乗算器ですべてのPPを加算できます。ただし、圧縮技術を使用して、追加する前に部分積の数を減らすことができます。
さまざまな種類の乗数
乗数の種類は次のとおりです。
ブースの倍数
ブースの乗算器の機能は、で表される2つの符号付き2進数を乗算することです。 2の補数 形。ブース乗数の利点は、最小の複雑さ、乗算が高速化されることです。ブースマルチプライヤのデメリットは、消費電力が大きいことです。
組み合わせ乗算器
組み合わせ乗算器は、2つの符号なし2進数の乗算を実行します。組み合わせ乗数の利点は、中間製品を簡単に生成できることです。組み合わせ乗数の主な欠点は、それが広い領域を占めることです。
シーケンシャル乗算器
乗算は一連のステップに分割され、生成された部分積がアキュムレータに追加され、部分和が次のステップにシフトされます。これの利点は、占有する領域が少ないことです。シーケンシャルマルチプライヤの欠点は、プロセスが遅いことです。
ウォレスツリー乗数
部分積の数を減らし、部分積の加算にキャリーセレクト加算器を使用します。ウォレスツリーマルチプライヤの利点は、高速で中程度の複雑な設計です。ウォレスツリーマルチプライヤの主な欠点は、レイアウトデザインが不規則で、より広い領域を占めることです。
配列乗数
乗算回路は、シフト加算アルゴリズムに基づいています。アレイマルチプライヤの主な利点は、デザインがシンプルで形状が規則的であることです。アレイ乗算器の欠点は、遅延が大きく、消費電力が大きいことです。
シフトアンドアッドマルチプライヤ
これは、X =被乗数Y =乗数A =アキュムレータ、Q =指数である、配列乗数フローチャットからの数学で行う通常の乗算プロセスに似ています。最初に、Qが1かどうかがチェックされ、1の場合は、AとBが加算され、A_Q算術が右にシフトされます。そうでない場合は、A_Q算術が右にシフトされ、Nが1だけデクリメントされます。次のステップで、Nが0かどうかがチェックされます。またはいいえ。 Nが0でない場合はQ = 0ステップから繰り返し、それ以外の場合はプロセスを終了します。
シフトアンドアッド乗数
4×4アレイ乗算器の構築と動作
配列Multiplierの設計構造は規則的であり、シフトアルゴリズムの追加原理に基づいています。
部分積=被乗数*乗数ビット………。（2）
ANDゲートが積に使用される場合、合計は全加算器と半加算器を使用して行われ、部分積はビット順序に従ってシフトされます。 n * n配列乗算器では、n * n ANDゲートが部分積を計算し、部分積の加算はn *（n – 2）全加算器とn半加算器を使用して実行できます。示されている4×4アレイ乗算器には8つの入力と8つの出力があります
4行4列の配列乗数
4×4アレイ乗算器のビルディングブロック
全加算器には3つの入力ラインと2つの出力ラインがあり、これを配列乗算器の基本的な構成要素として使用します。以下は、4×4アレイ乗算器の例です。左端のビットは部分積のLSBビットです。
加算器-ブロック図
配列-乗数-ブロック図
右端のビットは部分積のMSBビットです。部分積は乗算時に左側にシフトされ、最終積を得るために追加されます。このプロセスは、2つの部分積が追加のために存在しなくなるまで繰り返されます。
4行4倍の乗算-1
4行4列の論理図–配列–乗数
a0、a1、a2、a3とb0、b1、b2、b3が被乗数と乗数である場合、すべての積の合計は部分積です。部分積の合計の結果は積です。
4×4アレイ乗算器の場合、16個のANDゲート、4個の半加算器（HA）、8個の全加算器（FA）が必要です。合計12個の加算器。
4×4アレイ乗算器の利点
配列乗算器の利点は次のとおりです。
- 最小限の複雑さ
- 簡単にスケーラブル
- 簡単に パイプライン
- 規則的な形状で、配置と配線が簡単
4×4アレイ乗算器のデメリット
配列乗算器の欠点は次のとおりです。
- 高消費電力
- もっと デジタルゲート 広い面積になります。
4×4アレイ乗算器のアプリケーション
配列乗算器のアプリケーションがリストされています、
- 配列乗数は、 算術演算 、フィルタリング、フーリエ変換、画像コーディングなど。
- 高速動作。
したがって、これはすべて約4×4です 配列乗数 加算およびシフト原理に基づく高度な乗算器であるため、Verilogを使用して実装できる論理ゲートをより多く使用している場合でも、単純な構造のパイプライン手法を使用してパフォーマンスを簡単に向上させることができます。 「3 * 3アレイ乗算器を設計するには、いくつの論理ゲートが必要ですか？」という質問があります。
